煙燻妝的畫法

哈… 想練習畫妝…

1.將淡色的眼影大範圍塗擦在眼皮上，步驟是先沾眼影，再由睫毛處往上
做漸層畫法。
2.再使用深色眼影重複化在眼皮上，不過化深色眼影的範圍要縮小，做到
眉毛和睫毛的1/2處即可，一樣要有漸層感。
3.然後化上眼線，最好能濃一點，才能更顯出眼妝的強度。
4.睫毛要刷的又濃又翹。
5.化上淡淡的腮紅。
6.加上淺色口紅或唇彩。
7.煙燻妝完成囉！


■化出乾淨的煙燻黑眼妝圖片教學
http://www.makeup.com.tw/img/beauty/BEAUTY1-1.htm

■煙燻妝畫法（影片）
http://www.videojug.com/film/how-to-create-a-smoky-eye-effect

■大眼煙燻裝教學
http://www.wretch.cc/blog/a222199&article_id=3960615


提供妳其他的化妝技巧（影片）

■眼線筆畫法
http://www.videojug.com/film/how-to-apply-pencil-eyeliner

■眼線液畫法
http://www.videojug.com/film/how-to-apply-liquid-eyeliner

■睫毛夾法
http://www.videojug.com/film/how-to-curl-your-eyelashes

■睫毛膏刷法
http://www.videojug.com/film/how-to-apply-mascara

■假睫毛戴法
http://www.videojug.com/film/how-to-use-and-apply-fake-eyelashes

■隱藏眼袋
http://www.videojug.com/film/how-to-conceal-bags-under-your-eyes

■大眼術
http://www.videojug.com/film/how-to-make-your-eyes-look-bigger

■三色眼影畫法
http://www.videojug.com/film/how-to-apply-three-shades-of-eyeshadow

■電捲棒用法示範
http://www.videojug.com/film/how-to-use-curling-tongs

■電熱捲用法
http://www.videojug.com/film/how-to-use-heated-rollers

Time Scales

今天試了一下 compiler directives 中的 `timescale ，
發現不管定義 `timescale 100 ns/ 1ns ，
或是 `timescale 1 us/ 1 ns
它們 simulation 出來的結果都是一樣,
後來才發現，
原來在獨立的module中，
時間單位變了，
但是照常在always #5 個單位就$display一次，
因此，獨立個別執行時，
感覺不出time scale的改變。

若將兩個module放在一起執行時，
就能明顯對照出時間單位的不同了。 : -)

半導體產業以及IC設計

對IC軟韌體的公司，目前前三大是:
1.CADENCE (台灣中文名叫"益華科技")
總部:美國加州聖合西(San Jose, CA 95134,矽谷區)
研究中心(Cadence Labs): 美國加州柏克萊(Berkeley, CA 94704, 舊金山旁)
web site: http://www.cadence.com
2.SYNOPSYS (台灣中文名叫"新思科技")
總部:美國加州Mountain View, CA 94043(矽谷區)
web site: http://www.synopsys.com

3.Mentor Graphics (台灣中文名叫"明導科技")
聖合西總部:美國加州聖合西(San Jose, CA 95131,矽谷區)
web site: http://www.mentor.com




產業鏈如下:

1.系統公司: HP(惠普), Apple(蘋果), SONY(新力), Cisco(思科), Noika(諾基亞)
2.IC設計公司: 聯發科, Qualcomm(高通), Broadcom(博通), nVidia, Marvell(邁威爾)
3.IC軟韌體的公司: CADENCE /SYNOPSYS/ Mentor Graphics
4.IP 公司: ARM, 智原,創意
5.晶圓代工:台積,聯電
6.記憶元件:DRAM(三星 力晶), FLASH(三星 旺宏)
7.EMS代工: 偉創力, 鴻海, 廣達, 華碩
8.整合元件廠(IDM=2+3+4+5):如Intel, AMD, Ti

針對產業鏈:

通常系統公司是大隻的, 當Apple要開發 iPhone時,
1.要用手機信號處理及發射晶片時, 會先開晶片規格.
2.IC設計公司: Broadcom(博通), Marvell(邁威爾)可以設計出合乎規格的晶片便得到訂單.
3.IP公司: 在設計過程中須要先用”基本單元IP:矽智財”兜出整個晶片因此Broadcom(博通), Marvell(邁威爾)會先跟ARM購買IP:矽智財使用權
4.IC軟韌體的公司:在實際製造前要先把設計圖畫好(稱為Layout), 並且將設計圖送人電腦模擬實際晶片是否可以運作 (畫設計圖/模擬實際晶片的軟體由IC軟韌體的公司開發)
5.晶圓代工: 設計圖交由台積,聯電製造 (你會奇怪那台積,聯電沒學問?錯了), IP公司及IC軟韌體的公司之所以保證模擬晶片=實際晶片, 是因為 (1)基本單元IP:矽智財的參數是由台積或聯電給的(2) 模擬實際晶片的參數也是由台積或聯電給的. 因此你拿這個設計圖別家(中芯)去做一定失敗. 此參數是台積或聯電的智財使用權 亂洩露會被告
6.EMS代工: 晶片做出來後 Broadcom(博通), Marvell(邁威爾)交給偉創力, 鴻海配合手機板廠商組裝成iPhone手機,交貨給Apple
7.在組裝過程需要FLASH(快閃記憶體), Apple會向三星 旺宏下單 交給偉創力, 鴻海組裝.

9.附註: 整合元件廠(IDM=2+3+4+5):如Intel, AMD, Ti 就是把2.3.4.5都自行開發,其實按半導體的發展史,是先有整合元件廠的模式,二十年前台積張忠謀將晶圓代工分家,才有了 2+3+4+5 水平分工的模式

The Dark Knight

前一陣子(約兩週前)，和碩鴻寶貝一起去看The batman --- The Dark Knight
原先覺得，這樣類似的故事情節，和過去沒什麼不同，小時候就看過了，梗未免太老了吧!


不過，這部由Christian Bale as Bruce Wayne / Batman，Heath Ledger as The Joker，
Aaron Eckhart as Harvey Dent / Two-Face，Michael Caine as Alfred Pennyworth，Gary Oldman as James Gordon，Maggie Gyllenhaal as Rachel Dawes，Morgan Freeman as Lucius Fox，Cillian Murphy as Jonathan Crane/Scarecrow,Colin McFarlane as Gillian B. Loeb...等人
主演的蝙蝠俠，真的是一級棒，不僅拉近了電影中batman和觀眾之間的距離，也打破以往美國英雄卡通中英雄形象總是堅不可破、所向無敵的幻像，它一再的用蝙輻車故障、機車煞車不住而摔車，和歹徒追逐戰鬥中，被大狼狗咬傷… 充滿真實生活中，可能遇到的大小災難，但是大部分的
情節還是將batman詮釋的很帥氣…。




在劇中，飾演小丑角色的Heath Ledger，在電影上映後不久就過逝了，真是遺憾。 他在劇中小丑的角色表現的淋灕盡致，令人在視覺上體驗到卡通中那個"有血有肉"的瘋逛殺人魔。有他的地方，壞人都要退居第二，不為錢財、不為名利、不為任何目的，卻擁有慾望無窮的野心，令人猜不透，是他勝過"正規壞人"的因素，他瘋狂的行動 、無厘頭的犯罪手法，連壞人看到他，都要驚
恐的大呼"神經病"。

蝙輻俠的裝備，也隨現代高科技技術的演進，充滿先進科技，微電腦自動控制、輕便又堅固的隨身武裝，是不可或缺的重要裝備，雖然蝙輻車在使用不多久就嚴重當機，覺得有點遜掉了，但是在其他部分，都展現了科技給人類所能的極限，往前大大的推進一步。在劇中蝙輻俠靠著友誼信任，在總控室為他指引小丑的方向位置，是他在大樓中單槍匹馬的打擊犯罪的一大助力。
兩艘大游艇載滿一船的罪犯和另一滿船的人質，在堅信人性之下，沒有按下引爆器，炸毀對方以求生，展現了邪不勝正，也打擊小丑唯恐天下不亂的邪念。

滇味廚房

今天中午，到政大附近的滇味廚房吃午餐,
這是一家雲南料理的餐館。

店長推薦：本店以麵食為主其中有本店特有招牌菜如:

椒麻雞：
超多學生和學校教授推薦的「椒麻雞」 ，要把去骨的雞腿按摩按摩，醃6個小時才能下鍋油炸，等到外皮炸得金黃酥脆之後，再切成條、淋上秘方醬汁和香菜末、辣椒末。

大薄片：
雲南小菜「大薄片」 ，店家選用的是嘴邊肉，先燙熟再切成像紙一樣薄的薄片，加上也是秘方的醬汁和香菜、辣椒、花生粒和芝麻，同樣也是非常適合在炎炎夏日裡，點一盤來吃的開胃小菜。

過橋米線：
鎮店招牌「過橋米線」，裡頭的配料超多，有豬肉片、豬肝、金華火腿、蝦子、豆芽菜、韭菜、金針菇、豆皮和蛋，湯頭更是用土雞精心熬了七、八個小時而成的，而且考量到現在的年輕妹妹都怕胖、怕油膩，所以店家把傳統厚厚的那層雞油拿掉了，讓大家吃得更健康，美味卻不打折。營養豐富又均衡，常吃過橋米線，會讓你像雲南的姑娘一樣水噹噹喔。
滇味廚房自製的米線口感軟中帶Q、咬勁十足，湯頭清爽不油膩，一口米線、一口雞湯，單純的幸福感油然而生。

我點紹子粑粑絲，它比米線粗，較有嚼勁，口味不錯。
我們有點"椒麻雞"、"大薄片"、番笳切片、米線涼麵，大多是比較爽口的主菜。
炎炎夏日沒味口時，雲南菜以酸甜為主的菜色比較能勾起味蕾。

一篇給verilog初學者的文章

規範很重要

   工作過的朋友肯定知道，公司裡是很強調規範的，特別是對於大的設計（無論軟體
還是硬體），不按照規範走幾乎是不可實現的。邏輯設計也是這樣：如果不按規範做的
話，過一個月後調試時發現有錯，回頭再看自己寫的代碼，估計很多信號功能都忘了，
更不要說檢錯了；如果一個專案做了一半一個人走了，接班的估計得從頭開始設計；如
果需要在原來的版本基礎上增加新功能，很可能也得從頭來過，很難做到設計的可重用
性。

  
在邏輯方面，我覺得比較重要的規範有這些： 
   1.設計必須文檔化。要將設計思路，詳細實現等寫入文檔，然後經過嚴格評審通過
後才能進行下一步的工作。這樣做乍看起來很花時間，但是從整個項目過程來看，絕對
要比一上來就寫代碼要節約時間，且這種做法可以使項目處於可控、可實現的狀態。

   2.代碼規範。


   a.設計要參數化。比如一開始的設計時鐘週期是30ns，重定週期是5個時鐘週期，我
們可以這麼寫：
          parameter  CLK_PERIOD = 30;
         parameter  RST_MUL_TIME = 5;
         parameter  RST_TIME = RST_MUL_TIME * CLK_PERIOD;
         ...
         rst_n = 1'b0;
         # RST_TIME rst_n = 1'b1;
         ...
         # CLK_PERIOD/2 clk <= ~clk;
    如果在另一個設計中的時鐘是40ns，重定週期不變，我們只需對CLK_PERIOD進行重
新例化就行了，從而使得代碼更加易於重用。

   b.信號命名要規範化。
   1) 一律命名信號小寫，參數大寫。
   2) 對於低電壓有效的信號結尾要用_n標記，如rst_n。
   3) 埠信號排列要統一，一個信號只占一行，最好按輸入輸出及從哪個模組來到
       哪個模組去的關係排列，這樣在後期模擬驗證找錯時後  方便很多。如：
      module a(
               //input
               clk,
               rst_n,   //globle signal
               wren,
               rden,
               avalon_din,  //related to avalon bus
               sdi,         //related to serial port input
               //output
               data_ready,
               avalon_dout, //related to avalon bus
               ...
              );
      4) 一個模組儘量只用一個時鐘，這裡的一個模組是指一個module或者是一個
          entity。在多時鐘域的設計中涉及到跨時鐘域的設計中最好有專門一個模組
          做時鐘域的隔離。這樣做可以讓綜合器綜合出更優的結果。
      5) 儘量在底層模組上做邏輯，在高層儘量做例化，頂層模組只能做例化，禁止
          出現任何膠連邏輯（glue logic），哪怕僅僅是對某個信號取反。理由同上。
      6) 在FPGA的設計上禁止用純組合邏輯產生latch，帶D觸發器的latch的是允許的
          ，比如配置寄存器就是這種類型。
      7) 一般來說，進入FPGA的信號必須先同步，以提高系統工作頻率（板級）。
         所有模組的輸出都要寄存器化，以提高工作頻率，這對設計做到時序收斂也
         是極有好處的。
      9) 除非是低功耗設計，不然不要用門控時鐘--這會增加設計的不穩定性，在要
         用到門控時鐘的地方，也要將門控信號用時鐘的下降沿 打一拍再輸出與時鐘相與。
         
        clk_gate_en      --------                    ----
      -----------------|D     Q |------------------|     \ gate_clk_out
                       |        |         ---------|      )---------
                ------o|>       |         |        |     /
                |       --------          |         ----
          clk------------------------------------


      10)禁止用計數器分頻後的信號做其它模組的時鐘，而要用改成時鐘使能的方式
，否則這種時鐘滿天飛的方式對設計的可靠性極為不利，也大大增加了靜態時序分析的
複雜性。如FPGA的輸入時鐘是25M的，現在系統內部要通過RS232與PC通信，要以rs232_
1xclk的速率發送資料。
        不要這樣做：
        always (posedge rs232_1xclk or negedge rst_n)
        begin
            ...
        end
        而要這樣做：
        always (posedge clk_25m or negedge rst_n)
        begin
            ...
            else if ( rs232_1xclk == 1'b1 )
            ...
        end
      11)狀態機要寫成3段式的(這是最標準的寫法)，即
         ...
         always @(posedge clk or negedge rst_n)
         ...
             current_state <= next_state;
         ...
         always @ (current_state ...)
         ...
         case(current_state)
               ...
               s1:
                  if ...
                    next_state = s2;
               ...
         ...
         always @(posedge clk or negedge rst_n)
         ...
             else
                a <= 1'b0;
                c <= 1'b0;
                c <= 1'b0;            //賦預設值
                 case(current_state)
                     s1:
                         a <= 1'b0;   //由於上面賦了預設值，這裡就不用再對b
、c賦值了(b、c在該狀態為0，不會產生鎖存器，下同)
                     s2:
                         b <= 1'b1;
                     s3:
                         c <= 1'b1;
                     default:
                     ...
        ...

      3.ALTERA參考設計準則
       1) Ensure Clock, Preset, and Clear configurations are free of glitch
es.
       2) Never use Clocks consisting of more than one level of combinatori
al logic.
       3) Carefully calculate setup times and hold times for multi-Clock sy
stems.
       4) Synchronize signals between flipflops in multi-Clock systems when
the setup and hold time requirements cannot be met.
       5) Ensure that Preset and Clear signals do not contain race conditio
ns.
       6) Ensure that no other internal race conditions exist.
       7) Register all glitch-sensitive outputs.
        Synchronize all asynchronous inputs.
       9) Never rely on delay chains for pin-to-pin or internal delays.
       10)Do not rely on Power-On Reset. Use a master Reset pin to clear al
l flipflops.
       11)Remove any stuck states from state machines or synchronous logic.

    其它方面的規範一時沒有想到，想到了再寫，也歡迎大家補充。


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時序是設計出來的
   我的boss有在華為及峻龍工作的背景，自然就給我們講了一些華為及altera做邏輯
的一些東西，而我們的專案規範，也基本上是按華為的那一套去做。在工作這幾個月中
，給我感觸最深的是華為的那句話：時序是設計出來的，不是仿出來的，更不是湊出來
的。

   在我們公司，每一個專案都有很嚴格的評審，只有評審通過了，才能做下一步的工
作。以做邏輯為例，並不是一上來就開始寫代碼，而是要先寫總體設計方案和邏輯詳細
設計方案，要等這些方案評審通過，認為可行了，才能進行編碼，一般來說這部分工作
所占的時間要遠大於編碼的時間。

   總體方案主要是涉及模組劃分，一級模組和二級模組的介面信號和時序（我們要求
把介面信號的時序波形描述出來）以及將來如何測試設計。在這一級方案中，要保證在
今後的設計中時序要收斂到一級模組（最後是在二級模組中）。什麼意思呢？我們在做
詳細設計的時候，對於一些信號的時序肯定會做一些調整的，但是這種時序的調整最多
只能波及到本一級模組，而不能影響到整個設計。記得以前在學校做設計的時候，由於
不懂得設計時序，經常因為有一處信號的時序不滿足，結果不得不將其它模組信號的時
序也改一下，搞得人很鬱悶。

   在邏輯詳細設計方案這一級的時候，我們已經將各級模組的介面時序都設計出來了
，各級模組內部是怎麼實現的也基本上確定下來了。

   由於做到這一點，在編碼的時候自然就很快了，最重要的是這樣做後可以讓設計會
一直處於可控的狀態，不會因為某一處的錯誤引起整個設計從頭進行。


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如何提高電路工作頻率

   對於設計者來說，我們當然希望我們設計的電路的工作頻率（在這裡如無特別說明
，工作頻率指FPGA片內的工作頻率）儘量高。我們也經常聽說用資源換速度，用流水的
方式可以提高工作頻率，這確實是一個很重要的方法，今天我想進一步去分析該如何提
高電路的工作頻率。

   我們先來分析下是什麼影響了電路的工作頻率。

   我們電路的工作頻率主要與寄存器到寄存器之間的信號傳播時延及clock skew有關
。在FPGA內部如果時鐘走長線的話，clock skew很小，基本上可以忽略, 在這裡為了簡
單起見，我們只考慮信號的傳播時延的因素。

   信號的傳播時延包括寄存器的開關時延、走線時延、經過組合邏輯的時延（這樣劃
分或許不是很準確，不過對分析問題來說應該是沒有可以的），要提高電路的工作頻率
，我們就要在這三個時延中做文章，使其盡可能的小。

   我們先來看開關時延，這個時延是由器件物理特性決定的，我們沒有辦法去改變，
所以我們只能通過改變走線方式和減少組合邏輯的方法來提高工作頻率。

   1.通過改變走線的方式減少時延。
   以altera的器件為例，我們在quartus裡面的timing closure floorplan可以看到有
很多條條塊塊，我們可以將條條塊塊按行和按列分，每一個條塊代表1個LAB，每個LAB裡
有8個或者是10個LE。它們的走線時延的關係如下：同一個LAB中（最快） < 同列或者同
行 < 不同行且不同列。
   我們通過給綜合器加適當的約束（不可貪心，一般以加5%裕量較為合適，比如電路
工作在100Mhz，則加約束加到105Mhz就可以了，貪心效果反而不好，且極大增加綜合時
間）可以將相關的邏輯在佈線時儘量布的靠近一點，從而減少走線的時延。（注：約束
的實現不完全是通過改進佈局佈線方式去提高工作頻率，還有其它的改進措施）

   2.通過減少組合邏輯的減少時延。
   上面我們講了可以通過加約束來提高工作頻率，但是我們在做設計之初可萬萬不可
將提高工作頻率的美好願望寄託在加約束上，我們要通過合理的設計去避免出現大的組
合邏輯，從而提高電路的工作頻率，這才能增強設計的可攜性，才可以使得我們的設
計在移植到另一同等速度級別的晶片時還能使用。
   我們知道，目前大部分FPGA都基於4輸入LUT的，如果一個輸出對應的判斷條件大於
四輸入的話就要由多個LUT級聯才能完成，這樣就引入一級組合邏輯時延，我們要減少組
合邏輯，無非就是要輸入條件盡可能的少，，這樣就可以級聯的LUT更少，從而減少了組
合邏輯引起的時延。
   我們平時聽說的流水就是一種通過切割大的組合邏輯（在其中插入一級或多級D觸發
器，從而使寄存器與寄存器之間的組合邏輯減少）來提高工作頻率的方法。比如一個32
位的計數器，該計數器的進位鏈很長，必然會降低工作頻率，我們可以將其分割成4位和
8位的計數，每當4位的計數器計到15後觸發一次8位的計數器，這樣就實現了計數器的切
割，也提高了工作頻率。
   在狀態機中，一般也要將大的計數器移到狀態機外，因為計數器這東西一般是經常
是大於4輸入的，如果再和其它條件一起做為狀態的跳變判據的話，必然會增加LUT的級
聯，從而增大組合邏輯。以一個6輸入的計數器為例，我們原希望當計數器計到111100後
狀態跳變，現在我們將計數器放到狀態機外，當計數器計到111011後產生個enable信號
去觸發狀態跳變，這樣就將組合邏輯減少了。

   上面說的都是可以通過流水的方式切割組合邏輯的情況，但是有些情況下我們是很
難去切割組合邏輯的，在這些情況下我們又該怎麼做呢？

   狀態機就是這麼一個例子，我們不能通過往狀態解碼組合邏輯中加入流水。如果我
們的設計中有一個幾十個狀態的狀態機，它的狀態解碼邏輯將非常之巨大，毫無疑問，
這極有可能是設計中的關鍵路徑。那我們該怎麼做呢？還是老思路，減少組合邏輯。我
們可以對狀態的輸出進行分析，對它們進行重新分類，並根據這個重新定義成一組組小
狀態機，通過對輸入進行選擇(case語句)並去觸發相應的小狀態機，從而實現了將大的
狀態機切割成小的狀態機。在ATA6的規範中（硬碟的標準），輸入的命令大概有20十種
，每一個命令又對應很多種狀態，如果用一個大的狀態機（狀態套狀態）去做那是不可
想像的，我們可以通過case語句去對命令進行解碼，並觸發相應的狀態機，這樣做下來
這一個模組的頻率就可以跑得比較高了。

   總結：提高工作頻率的本質就是要減少寄存器到寄存器的時延，最有效的方法就是
避免出現大的組合邏輯，也就是要儘量去滿足四輸入的條件，減少LUT級聯的數量。我們
可以通過加約束、流水、切割狀態的方法提高工作頻率。

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做邏輯的難點在於系統結構設計和模擬驗證
   剛去公司的時候BOSS就和我講，做邏輯的難點不在於RTL級代碼的設計，而在於系統
結構設計和模擬驗證方面。目前國內對可綜合的設計強調的比較多，而對系統結構設計
和模擬驗證方面似乎還沒有什麼資料，這或許也從一個側面反映了國內目前的設計水準
還比較低下吧。

   以前在學校的時候，總是覺得將RTL級代碼做好就行了，模擬驗證只是形式而已，所
以對HDL的行為描述方面的語法不屑一顧，對testbench也一直不願意去學--因為覺得畫
波形圖方便；對於系統結構設計更是一點都不懂了。

   到了公司接觸了些東西才發現完全不是這樣。

   其實在國外，花在模擬驗證上的時間和人力大概是花在RTL級代碼上的兩倍，現在仿
真驗證才是百萬門級晶片設計的關鍵路徑。模擬驗證的難點主要在於怎麼建模才能完全
和準確地去驗證設計的正確性（主要是提高代碼覆蓋），在這過程中，驗證速度也是很
重要的。

   驗證說白了也就是怎麼產生足夠覆蓋率的激勵源，然後怎麼去檢測錯誤。我個人認
為，在模擬驗證中，最基本就是要做到驗證的自動化。這也是為什麼我們要寫testbenc
h的原因。在我現在的一個設計中，每次跑模擬都要一個小時左右（這其實算小設計）。
由於畫波形圖無法做到驗證自動化，如果用通過畫波形圖來模擬的話，一是畫波形會畫
死（特別是對於演算法複雜的、輸入呈統計分佈的設計），二是看波形圖要看死，三是檢
錯率幾乎為零。

   那麼怎麼做到自動化呢？我個人的水準還很有限，只能簡單地談下BFM（bus funct
ion model，匯流排功能模型）。

   以做一個MAC的core為例（背板是PCI匯流排），那麼我們需要一個MAC_BFM和PCI_BFM
及PCI_BM（PCI behavior model）。MAC_BFM的主要功能是產生乙太網幀(激勵源），隨
機的長度和幀頭，內容也是隨機的,在發送的同時也將其複製一份到PCI_BM中；PCI_BFM
的功能則是仿PCI匯流排的行為，比如被測收到了一個正確幀後會向PCI匯流排發送一個
請求，PCI_BFM則會去回應它，並將資料收進來；PCI_BM的主要功能是將MAC_BFM發送出
來的東西與PCI_BFM接收到的東西做比較，由於它具有了MAC_BFM的發送資訊和PCI_BFM的
接收資訊，只要設計合理，它總是可以自動地、完全地去測試被測是否工作正常，
從而實現自動檢測。

   華為在模擬驗證方面估計在國內來說是做的比較好的，他們已建立起了比較好的驗
證平臺，大部分與通信有關的BFM都做好了，聽我朋友說，現在他們只需要將被測放
在測試平臺中，並配置好參數，就可以自動地檢測被測功能的正確與否。

   在功能模擬做完後，由於我們做在是FPGA的設計，在設計時已經基本保證RTL級代碼
在綜合結果和功能模擬結果的一致性，只要綜合佈局佈線後的靜態時序報告沒有違反時
序約束的警告，就可以下到板子上去調試了。事實上，在華為中興，他們做FPGA的設計
時也是不做時序模擬的，因為做時序模擬很花時間，且效果也不見得比看靜態時序分析
報告好。

   當然了，如果是ASIC的設計話，它們的模擬驗證的工作量要大一些，在涉及到多時
鐘域的設計時，一般還是做後仿的。不過在做後仿之前，也一般會先用形式驗證工具和
通過靜態時序分序報告去查看有沒有違反設計要求的地方，這樣做了之後，後仿的工作
量可以小很多。

   在HDL語言方面，國內語言很多人都在爭論VHDL和verilog哪個好，其實我個人認為
這並沒有多大的意義，外面的大公司基本上都是用verilog在做RTL級的代碼，所以還是
建議大家儘量學verilog。在模擬方面，由於VHDL在行為級建模方面弱於verilog，用VH
DL做模擬模型的很少，當然也不是說verilog就好，其實verilog在複雜的行為級建模方
面的能力也是有限的，比如目前它還不支援陣列。在一些複雜的演算法設計中，需要高級
語言做抽象才能描述出行為級模型。在國外，模擬建模很多都是用System C和E語言，用
verilog的都算是很落後的了，國內華為的驗證平臺好像是用System C寫。

   在系統結構設計方面，由於我做的設計還不夠大，還談不上什麼經驗，只是覺得必
須要具備一些電腦系統結構的知識才行。劃分的首要依據是功能，之後是選擇合適的
匯流排結構、存儲結構和處理器架構，通過系統結構劃分要使各部分功能模組清晰，易於
實現。這一部分我想過段時間有一點體會了再和大家分享，就先不誤導大家了。

本文章取自click here!

用vi讀二進制的檔案

進入vi後，下指令 ：％！ｘｘｄ　即可。

PuTTY教學

為什麼在Linux 下跑完程式後，有時候會出現PuTTY 的字樣在command line上呢??
但是程式執行結果是對的。好怪!!
還在想辦法中…

這邊找到一個介紹putty 介面 的資料:
putty

呼… 唸完 Maxwell's Equation,Models of Magnetism

終於寫完ch32的習題，洗澡去。
希望不要考太難。

24個比利

wikispace

剛剛發現一個wikispace覺得好像還不錯用, http://hsiaomei.wikispaces.com/，結果看了看功能，它分了三種權限，而我目前的page是public的，也就是任何人都可以修改。= =

• Public (free)
  Everyone can view and edit your pages.
• Protected (free)
  Everyone can view pages, only space members can edit them .
• Private (30 days free, then $5/month)
  Only space members can view and edit pages .

真傻眼…

兩年前的我

有趣的事情發生了，
原來在2006年，就申請過blogger
http://berrymei.blogspot.com/
剛才在認證時，才發現。

回顧之前的我，和現在的我，一樣目前是兩篇文章，
還用同樣的template ，當下的我好像跟兩年前的我打個招呼一般。

coding DES 遇到的二進位檔問題

今天把 DES encryption and decryption 的程式寫出了來，也依據檔案大小作邊讀邊寫的動作，解決了原先設定固定大小的buffer儲存fgetc()的值，不會再有overflow了，真感動!!

不過，亂try各種類型的測資時，惱人的問題出現了，目前只能讀ASCII file (如: *.c *.bat *.txt ... ) ，對於 執行檔 (如: *.exe) 及 圖檔 (如: *.jpg *.gif ) 都還不能做完整的加解密 ， 上網查了一下資料，查到了 fread() 和 fwrite() 這類的function可以做整串流的文字讀取，看來，只好用 fopen("","rb")的方式去讀寫二進位檔了，在停筆準備這週五的考試前，還是先找了資料，發現這支讀圖檔的程式:

FILE *infile,*outfile;
char infilename[50]="Lena512.raw"; // input file name
char outfilename[50]="Lena.raw"; // output file name
unsigned char **Y; // pointer for Y component
int i;
//open input file
if((infile=fopen(infilename,"rb"))==NULL){
printf("Input file %s can't be opened!\n",infilename);
return 0;
}
//dynamically allocate 2D memory for Y component
Y = (unsigned char **)malloc(height * sizeof(unsigned char *));
for(i = 0; i < i =" 0;">fread(Y[i],width,sizeof(unsigned char),infile);
fclose(infile);
// write Y component
outfile=fopen(outfilename,"wb");

Happy day

Happy birthday to Hsiao-Mei's blog. :-)